Thư viện tri thức trực tuyến
Kho tài liệu với 50,000+ tài liệu học thuật
© 2023 Siêu thị PDF - Kho tài liệu học thuật hàng đầu Việt Nam
THIẾT KẾ VÀ THỰC HIỆN SRAM IP CORE TRÊN HỆ THỐNG NHÚNG FPGA ppt
Nội dung xem thử
Mô tả chi tiết
Tuyển tập Báo cáo Hội nghị Sinh viên Nghiên cứu Khoa học lần thứ 7 Đại học Đà Nẵng năm 2010
562
THIẾT KẾ VÀ THỰC HIỆN SRAM IP CORE
TRÊN HỆ THỐNG NHÚNG FPGA
DESIGN AND IMPLEMENTATION SRAM IP CORE
ON EMBEDDED FPGA SYSTEM
SVTH: Nguyễn Tiến Chuẩn, Phan Tuấn Vĩ
Lớp 07ĐT2, 07ĐT1, Khoa Điện, Trường Cao đẳng Công Nghệ
GVHD: ThS. Nguyễn Thị Khánh Hồng
Khoa Điện, Trường Cao đẳng Công Nghệ
TÓM TẮT
Mục đích chính của đề tài này là nghiên cứu việc lập trình cho FPGA dựa trên các ngôn
ngữ mô tả phần cứng (HDL), kiểm nghiệm kết quả dựa trên các công cụ mô phỏng (Simulation
Tools),và cuối cùng là cho thi hành trên Kit thực hành FPGA Spartan3 của hãng Xilinx,.Cụ thể ở đề
tài là xây dựng một bộ điều khiển SRAM (SRAM Controller) trên nền FPGA, thực thi việc giao tiếp
giữa SRAM với hệ thống Vi xử lý Microblaze.
ABSTRACT
The main purpose of this subject researchs the program for FPGA based on Hardware
Decription Language (HDL), uses the simulation tools for testing the results, and implement them
on FPGA Spartan 3 kit come from Xilinx company. Especially, the topic sucessfully designs the
SRAM controller based on FPGA, implements the interfacing SRAM with Microblaze system.
1. Đặt vấn đề
Một kiểu bộ nhớ thường được sử dụng đó là RAM tĩnh không đồng bộ(SRAM).
Không giống như các thanh ghi, nơi mà bên trong dữ liệu được lấy mẫu và lưu trữ tại một
sườn của tín hiệu đồng hồ (clock signal), việc truy cập dữ liệu từ SRAM không đồng bộ trở
nên phức tạp hơn. Một công đoạn đọc hoặc ghi yêu cầu: dữ liệu (data), địa chỉ (address) ,
và các tín hiệu điều khiển (control signals) phải được đặc tả một cách cụ thể, và các tín
hiệu này phải được ổn định trong những khoảng thời gian nhất định của thao tác đọc hoặc
viết dữ liệu. Chúng ta thường sử dụng một bộ điều khiển bộ nhớ (memory controller) như
một bộ giao tiếp (interfacer), nơi mà các lệnh được lấy ra từ hệ thống chính đồng bộ (main
system synchronously) và sau đó phát ra các tín hiệu điều khiển với thời gian hợp lí để truy
cập SRAM. Bộ điều khiển bao bọc
lấy hệ thống chính từ các thời điểm
chi tiết và làm cho việc truy cập bộ
nhớ xuất hiện giống như một thao
tác đồng bộ.
2. Sơ đồ khối và các tín hiệu I/O
của SRAM IS61LV25616AL
Kit thực hành FPGA
Spartan3 của hãng Xilinx có chứa
2 SRAM 256Kx16 .Mỗi SRAM có bus địa chỉ (ad) 18 bit, bus dữ liệu 2 hướng (dio) 16 bit,
Hình 1. Sơ đồ khối chức năng