Đề thi cuối kì verilog hdl ppt

ðẠI HỌC QUỐC GIA TP.HỒ CHÍ MINH CỘNG HÒA XÃ HỘI CHỦ NGHĨA VIỆT NAM

TRƯỜNG ðẠI HỌC CÔNG NGHỆ THÔNG TIN ðộc lập – Tự Do – Hạnh phúc

------------------------ ------------------------------

==============================================================

1

ðỀ THI CUỐI KÌ VERILOG HDL

Time: 90 phút

1. Câu 1: 2.5ñ

Cho mạch như hình vẽ sau:

Trong ñó:

- Ta : thời gian tín hiệu ñi từ CLK ñến CLKin

- Tb: thời gian tín hiệu ñi từ CLKin ñến CLKin

- Tc : thời gian tín hiệu ñi từ D0 ñến A

- Td : thời gian tín hiệu ñi từ A ñến B

- Te : thời gian tín hiệu ñi từ B ñến Q0

a. Mạch trên là mạch gì ?

b. Tính Tsetup , Thold , T , access Toutput holdtime của mạch trên.

2. Câu 2: 2.5ñ

Cho ñoạn code Verilog HDL sau: