Bài giảng thiết kế hệ thống số: Ngôn ngữ mô tả phần cứng HDL( Ngôn ngữ Verilog)

Bài giảng thiết kế hệ thống số Chương 5B: Ngôn ngữ Verilog

GV: TS Võ Đình Tùng

Chương 5 : NGÔN NGỮ MÔ TẢ PHẦN CỨNG HDL

Hardware Description Language

Phần B: Ngôn ngữ Verilog

Bài giảng thiết kế hệ thống số Chương 5B: Ngôn ngữ Verilog

GV: TS Võ Đình Tùng

6.1. TỔNG QUAN NGÔN NGỮ VERILOG HDL

Verilog HDL lần đầu được giới thiệu vào năm 1984 bởi công ty Gateway

Design Automatic. Verilog không được chuẩn hóa và đều được chỉnh sửa ở hầu hết

các phiên bản từ năm 1984 đến năm 1990. Năm 1995 Verilog chính thức được chuẩn

hóa bởi tổ chức IEEE.

Verilog HDL là một trong hai ngôn ngữ mô phỏng phần cứng thông dụng nhất,

được dùng trong thiết kế IC, ngôn ngữ kia là VHDL.

Verilog HDL cho phép mô phỏng các thiết kế dễ dàng, sửa chữa lỗi, hoặc thực

nghiệm bằng những cấu trúc khác nhau. Các thiết kế được mô tả trong HDL là những

kỹ thuật độc lập, dễ thiết kế, dễ tháo gỡ, và thường dễ đọc hơn ở dạng biểu đồ, đặc biệt

là ở các mạch điện lớn.

Verilog được dùng để xây dựng các ứng dụng trên nền các công nghệ như

FPGA, CPLDs… Code Verilog dùng để mô tả các hệ thống số được xây dựng trong

các thiết bị lập trình được của các hãng như Xilinx, Altera, hay Atmel…

Verilog thường được dùng để mô tả thiết kế ở bốn dạng:

+ Thuật toán (một số lệnh giống ngôn ngữ C như: if, case, for,while…).

+ Chuyển đổi thanh ghi (kết nối bằng các biểu thức Boolean).

+ Các cổng kết nối( cổng: OR, AND, NOT…).

+ Chuyển mạch (BJT, MOSFET).

Một số ưu điểm của ngôn ngữ Verilog:

 Nền tảng mạnh : chuẩn hóa năm 1995 bởi IEEE, hỗ trợ công nghiệp, phổ

biến cho các nhà ASIC vì dễ học, cho phép mô phỏng và tổng hợp hiệu quả.

 Tính đa năng: cho phép quá trình thiết kế thực thể (Entity) thực hiện

trong môi trường thiết kế cả phân tích và kiểm tra. Tuy nhiên Verilog không

thích hợp lắm cho các thiết kế mức hệ thống phức tạp, đây là trở ngại chính của

Verilog.

 Hỗ trợ công nghiệp: phổ biến cho các nhà thiết kế ASIC vì dễ học , cho

phép mô phỏng nhanh và tổng hợp hiệu quả

 Có khả năng mở rộng IEEE Std 1364 chứa định nghĩa của PLI Verilog

(Programming Language Interface) cho phép mở rộng khả năng của Verilog.

Bài giảng thiết kế hệ thống số Chương 5B: Ngôn ngữ Verilog

GV: TS Võ Đình Tùng

Nó là một tập hợp các bộ định tuyến cho phép các chức năng bên ngoài truy

nhập thông tin chức năng thiết kế Verilog.

6.2. CẤU TRÚC CHƯƠNG TRÌNH DÙNG NGÔN NGỮ VERILOG HDL

Ngôn ngữ Verilog mô tả hệ thống số như là thiết lập một module. Cấu trúc một

module như sau :

// KHI BÁO MODULE

module module_name (danh sách các port I/O); //tên module trùng tên file.v

//các khai báo

Input

Output

Inout

Reg

Wire

Parameter

. . .

//các câu lệnh

Initial statement

Always statement

Module Instantiation

Continuous assignment

endmodule

Ví dụ : thiết kế mô hình hành vi cho cổng NAND 2 ngõ vào

module NAND (in1, in2, out);

input in1, in2;

output out;

assign out=~(in1&in2) // các câu lệnh

endmodule

& là toán từ “and”

~ là toán tử đảo bit.

Lệnh assign chờ sự thay đổi ở vế phải biểu thức và kết quả được gán cho biểu

thức bên trái (ngõ ra out).