Bài giảng ASIC

CHUYÊN ĐỀ ASIC ThS. NGUYỄN BÁ HỘI

Đối tượng: sinh viên năm 5, ngành Điện tử Khoa Điện tử Viễn thông

Sách tham khảo.............................................................................................................2

Cách thức tính điểm......................................................................................................2

Dẫn nhập.......................................................................................................................3

CHƯƠNG 1: Giới thiệu ASIC......................................................................................4

1.1 Các loại ASIC ......................................................................................................... 5

1.1.1. Full-custom ASIC.............................................................................................................5

1.1.2. Standard-Cell-Based ASIC (CBIC)..................................................................................6

1.1.3. Gate-array-based ASIC (GA) ...........................................................................................8

1.1.4. PLD & FPGA ...................................................................................................................8

1.1.4.1. PLA & PAL ...................................................................................9

1.2 Qui trình thiết kế ASIC ......................................................................................... 9

1.3 Kết luận................................................................................................................. 10

CHƯƠNG 2: CMOS logic ..........................................................................................11

2.1 CMOS transistor .................................................................................................. 12

2.1.1. Transistor kênh dẫn loại p...............................................................................................15

2.1.2. Bão hòa vận tốc (velocity saturation) .............................................................................15

2.1.3. Mức logic........................................................................................................................15

2.2 Qui trình chế tạo CMOS ..................................................................................... 16

2.3 Qui luật thiết kế.................................................................................................... 18

2.4 Tế bào logic tổ hợp (Combinational Logic Cell) ............................................... 20

2.4.1. Định luật de Morgan.......................................................................................................20

2.4.2. Drive strength .................................................................................................................20

2.4.3. TG & MUX ....................................................................................................................22

2.5 Tế bào logic tuần tự (Sequential Logic Cell) ..................................................... 23

2.5.1. Bộ chốt dữ liệu – latch or D-latch...................................................................................24

2.5.2. Flip-Flop.........................................................................................................................24

2.5.3. Cổng đảo có xung clock - Clocked Inverter ...................................................................26

2.6 I/O cell................................................................................................................... 26

2.7 Trình dịch cell - Cell Compiler ........................................................................... 26

CHƯƠNG 3: Thiết kế thư viện ASIC ........................................................................27

3.1 Mô hình trở của transistor .................................................................................. 27

3.2 Tụ ký sinh ............................................................................................................. 27

3.3 Logical Effort........................................................................................................ 27

3.3.1. Ước tính trễ.....................................................................................................................29

3.3.2. Diện tích logic & hiệu quả logic.....................................................................................30

3.4 Bài tập ................................................................................................................... 31

CHƯƠNG 4: VHDL....................................................................................................33

Sách tham khảo

1. Michael J.S. Smith, Application Spesific ICs, Addison Wesley, 1997

2. Charles H. Roth, Digital System Design using VHDL, PWS, 1998

3. Stephen Brown & Zvonko, Fundamentals of Digital Logic with VHDL Design, Mc￾GrawHill, 2000

4. Neil H.E. Weste & Kamran, Principles of CMOS VLSI Design – a system prospective,

Addison Wesley, 1993

5. David Johns & Ken Martin, Analog IC design, John Wiley & Sons, 1997

6. Kang & Leblebici, CMOS Digital ICs, Mc-GrawHill, 1999

7. Allen & Holberg, CMOS Analog Circuit Design, Oxford University Press, 2002

8. John P. Uyemura, Circuit Design for CMOS VLSI, Kluwer Publisher, 1992

9. Nguyen Quoc Tuan, Giao trinh ngon ngu VHDL de thiet ke vi mach, 2002

Cách thức tính điểm

Bài tập: 20% Thực hành: 20%

Thi cuối kỳ (cho phép dùng tài liệu): 60%

2

Dẫn nhập

ƒ Bảng Karnaugh, 2-input NAND, NOR & vẽ mạch CMOS logic tương đương, k ý

hiệu. Tầm quan trọng của NAND & NOR gates.

ƒ Cổng hỗn hợp (compound gate), n-input gates, AND gate

ƒ Bài tập 1

ƒ Tham khảo file [M-chip Disk on chip, filename: NOR_vs_NAND.pdf]: So sánh

công nghệ NOR và NAND: kiến trúc của NOR chỉ thích hợp cho các thiết bị lưu

trữ từ 1 – 4MB, NOR cho hiệu suất đọc cao nhưng thời gian xóa và thời gian lập

trình lớn, nên không thích hợp cho các thiết bị lưu trữ yêu cầu dung lượng và tốc

độ cao như hiện nay. NAND có được các tính năng vừa nêu, dung lượng từ 8 –

512 MB cộng với giá cả phải chăng hơn. Bù lại, các nhà chế tạo phải đương đầu

với giao diện không chuẩn (non-standard interface) và sự quản lýphức tạp

(complicated management) của NAND

3