Đồ án: TÌM HIỂU QUI TRÌNH THIẾT KẾ CHIP & VERILOG pps

TRƯỜNG ĐẠI HỌC BÁCH KHOA THÀNH PHỐ HỒ CHÍ MINH

KHOA ĐIỆN – ĐIỆN TỬ

BỘ MÔN ĐIỆN TỬ – VIỄN THÔNG

ĐỒ ÁN ĐIỆN TỬ VIỄN THÔNG 2

Đề tài:

TÌM HIỂU QUY TRÌNH THIẾT KẾ CHIP

VÀ NGÔN NGỮ VERILOG

GVHD : THẦY BI MINH THNH

SVTH : TRẦN TẤN LINH

: PHAN ĐĂNG CƯỜNG

LỚP : BT03ĐTVT

Tháng 01/2009

Đại

Học

Bách

Khoa

Đồ Án Điện Tử Viễn Thông 2 GVHD: Bùi Minh Thành

Mục Lục

I. Quy trình thiết kế một ASIC (Application Specific Integrated Circuit):............................4

II. Quy trình thiết kế dựa trên FPGA (Field Programmable Gate Array):.............................5

III. Công nghệ FPGA:............................................................................................................7

I. Giới thiệu về Verilog:.........................................................................................................8

1. Khái quát:...........................................................................................................................8

2. Mục đích sử dụng Verilog HDL:.......................................................................................8

II. Các kiểu dữ liệu trong Verilog:.........................................................................................9

1. Kiểu dữ liệu net:.................................................................................................................9

2. Kiểu dữ liệu Register :........................................................................................................9

3. Thông số:............................................................................................................................9

III. Mô tả module:................................................................................................................10

IV. Toán tử và các phát biểu điều khiển:.............................................................................11

V. Phép gán (assignment) trong Verilog:.............................................................................13

VI. Mô hình structural và procedural:..................................................................................14

VII. Mô hình một số thành phần logic cơ bản:.....................................................................15

VIII. Tối ưu hoá mô hình:....................................................................................................15

Phần 3: Thiết kế UART:.......................................................................................................16

I.Giới thiệu thiết kế:.............................................................................................................16

II. Đặt tả chi tiết của UART:................................................................................................16

III. Mô tả UART bằng Verilog (RTL code):........................................................................17

SVTH: Trần Tấn Linh Trang 2

Phan Đăng Cường